摩尔定律是半导体产业的指南针，每两年在同样面积芯片上的晶体管数量就会翻一番。但现在，先进工艺走到5nm后，已经越来越难把更多的晶体管微缩，放到同样面积的芯片上，因此先进厂商除了继续推进摩尔定律外，也需要思考其他的方式来制造更高效能的半导体芯片。
此时，先进封装技术就变成了一个重要的领域，成为了半导体先进工艺领导厂商的最新战场。业内人士普遍预测未来10到20年，集成电路将主要通过异质结构系统集成来提升芯片密度和性能，实现功耗的降低和集成更多的功能。世界前三大先进工艺厂商已经率先布局，台积电、三星电子和英特尔都提出了相应的先进封装技术。
先进封装的市场规模
据市场调研机构Yole Development在今年9月份发布的报告显示，2019年整个IC封装市场的规模为680亿美元，其中先进封装的市场规模为290亿美元，占了42.6%。同时，Yole还预测，2019年~2025年，先进封装的市场规模将会以6.6%的年复合增长率持续增长，到2025年将会达到420亿美元。
图1：2019年~2025年芯片封装技术市场规模预测。（数据来源：Yole）
而且，Yole还在报告中表示，由于摩尔定律放缓和异构集成，以及包括5G、AI、HPC和IoT在内应用的推动，先进封装的发展势头不可阻挡，预计到2025年，先进封装的市场规模将会占整个IC封装市场规模的一半。
Yole的分析师Santosh Kumar补充说，2020年由于新冠疫情的影响，其实先进封装的市场规模并没有如预期的增长，而是下滑了7%左右，传统封装市场规模下滑了15%。不过，他同时强调，2020年的下滑是意外事件，2021年应该会重拾升势。先进封装主要是指采用了非引线键合技术的封装，主要有Fan-out、Flip-Chip、Fan-in WLP、2.5D、3D封装，以及埋入式等封装技术。在先进封装中，不同的技术增长率也有所不同，其中3D封装年复合增长率最为快速，为25%。
另据中国半导体协会统计，2019年，中国大陆封测企业数量已经超过了120家，自2012年至2018年，封装测试业的市场规模从2012年的1034亿元，增长至2018年的2196亿元，复合增速为13.38%。2020年上半年我国集成电路产业销售额为3539亿元，同比增长16.1%。其中封装测试业销售额1082.4亿元，同比增长5.9%。长电科技中国区研发中心副总经理李宗怿在最近的一次演讲中表示，近年来先进封装的发展是大势所趋，一是智能系统的集成在封装上是趋势；二是多种先进封装技术的混合或混搭是近几年的热点；三是封装在向小、轻、薄方向发展；四是受AI/HPC的推动，其后期组装的大颗Flip-Chip封装产品不是在向小方向发展，而是越来越大，预计2020年后的未来3年内很有可能出现100×100mm的尺寸规模。也正是在这个大趋势下，半导体行业各大厂商竞相投资布局，一场先进封装技术竞赛已然拉开了帷幕。
各大厂商的先进封装近况
台积电方面，在封装技术上陆续推出 2.5Ｄ的高端封装技术 CoWoS（Chip-on-Wafer-on-Substrate），以及经济型的扇出型晶圆InFO（ Integrated Fan-out ）等先进封装技术后，2020年8月，在其线上技术研讨会上，台积电副总裁余振华宣布推出3DFabric整合技术平台，其中包括了前端封装技术（SoIC技术和CoW、WoW两种键合方式）和后端封装技术（CoWoS和InFO系列封装技术）。
3DFabric可将各种逻辑、存储器件或专用芯片与SoC集成在一起，为高性能计算机、智能手机、IoT边缘设备等应用提供更小尺寸的芯片，并且可通过将高密度互连芯片集成到封装模块中，从而提高带宽、延迟和电源效率。这带来的好处是：客户可以在模拟IO、射频等不经常更改、扩展性不大的模块上采用更成熟、更低成本的半导体技术，在核心逻辑设计上采用最先进的半导体技术，既节约了成本，又缩短了新产品的上市时间。台积电认为，芯片在2D层面的微缩已不能满足异构集成的需求，3D才是未来提升系统效能、缩小芯片面积、整合不同功能的发展趋势。在11月份，台积电开始与Google和AMD等厂商一同测试，合作开发先进的3D堆栈晶圆级封装产品，并计划2022年进入量产。
台积电将此3D堆栈技术命名为“SoIC封装”，可以垂直与水平的进行芯片链接及堆栈封装。此技术可以让几种不同类型的芯片，比如处理器、内存与传感器堆栈到同一个封装中。这种技术能可让芯片组功能更强大，但尺寸更小，且具有更高能效。据了解，台积电正在兴建中的苗栗竹南厂将采用这种3D堆栈技术。而 Google 和 AMD 将成为 SoIC 芯片的首批客户。这两家客户正协助台积电进行 3D堆栈技术的测试及验证。苗栗竹南厂预定明年完工，2022 年开始进入量产。消息人士透露，Google所采用的SoIC芯片将计划用在自动驾驶及其他的应用领域。AMD则希望通过3D堆栈技术打造出性能超越英特尔的芯片产品。
英特尔方面，2017年，推出了EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互连桥接）封装技术，可将不同类型、不同工艺的芯片IP灵活地组合在一起，类似一个松散的SoC。2018年12月，英特尔再推出Foveros 3D堆叠封装技术，可以通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。2019年7月， 英特尔在SEMICON West 大会上分享了三项全新先进封装技术技术，Co-EMIB、全方位互连技术ODI（Omni-Directional Interconnect）、全新裸片间接口技术MDIO。Co-EMIB可以理解为EMIB和Foveros两项技术的结合，在水平物理层互连和垂直互连的同时，实现Foveros 3D堆叠之间的水平互连。2020年8月，英特尔在其2020年架构日中，展示了其在3D封装技术领域中的新进展，英特尔称其为“混合结合（Hybrid bonding）”技术。
据介绍，混合结合技术能够加速实现10微米及以下的凸点间距(Pitch)，提供更高的互连密度、更小更简单的电路、更大的带宽、更低的电容、更低的功耗(每比特不到0.05皮焦耳)。
Intel目前的3D Foveros立体封装技术，可以实现50微米左右的凸点间距，每平方毫米集成大约400个凸点，而应用新的混合结合技术，不但凸点间距能缩小到1/5，每平方毫米的凸点数量也能超过1万，增加足足25倍。采用混合结合封装技术的测试芯片已在2020年第二季度流片，但是Intel没有披露未来会在什么产品上商用。
三星电子方面，2015年在丢失苹果iPhone处理器代工订单后，三星电子成立了特别工作小组，目标开发先进封装FOPLP技术。2018年，三星电子FOPLP技术实现商用，应用于其自家智能手表Galaxy Watch的处理器封装应用中。2019年10月，三星电子宣布已率先开发出12层3D-TSV技术。三星电子方面表示，这是大规模生产高性能芯片的最具挑战性的封装技术之一，该技术可垂直堆叠12个DRAM芯片，它们通过60000个TSV互连，每一层的厚度仅有头发丝的1/20。2020年8月，三星电子宣布其采用3D封装技术的7纳米半导体的试制取得成功。该公司高管表示“如果利用3D这种创新，就能够跨越半导体的极限”。三星电子将这种3D封装技术命名为“X-Cube”，全称是eXtended-Cube，意为拓展的立方体。在Die之间的互联上面，它使用的是成熟的TSV工艺，即硅穿孔工艺。使用X-Cube可以将不同芯片搭积木一样堆叠起来，三星电子表示，该技术目前已经可以用于7nm及5nm工艺。
此外，三星已经完成“2.5D RDL”的开发，还计划在2021年底启动I-Cube 8X”技术，在5厘米宽、5厘米长芯片上放置8个HGM和逻辑部件，以及结合X-Cube和I-Cube优势的“X/I Cube”技术。为了使封装服务多样化，三星已将世界第二大后端加工公司Amco列入其代工合作伙伴名单。
除了台积电、英特尔和三星电子拥有先进封装技术之外，存储器厂商美光也在开始自建封测产线、中芯国际在与长电科技合作投建封测厂中芯长电主攻先进封装、日月光、安靠、长电科技、通富微电，以及天水华天等封测厂商也都紧随其后，不断发力先进封装技术。
图：长电科技的SiP产品线发展路线图。
比如长电科技在先进封装上布局非常全面，目前封装业务主要以先进封装为主，占封装业务的93.74%，长电先进、长电韩国以及星科金朋为主要工厂。长电先进具备FC、PoP、Fan-out、WLP、2.5D/3D等先进封装的能力；星科金朋新加坡厂拥有Fan-out eWLB和WLCSP封装能力，韩国厂拥有SiP和FC系统封测能力，江阴厂拥有先进的存储器封装、全系列的FC倒装技术；长电韩国主营SiP高端封装业务。
结语
目前不仅全球领先的半导体代工厂拥有3D或2.5D的先进封装技术，封测厂商也在发力先进封装技术。目前进入先进封装领域的厂商基本上都是头部的半导体企业，随着技术的发展未来将会有更多的厂商加入，竞争才刚刚开始。
